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銀湖資本完成對Altera的51%股權(quán)收購

銀湖資本完成對Altera的51%股權(quán)收購

北京時間9月15日晚間，全球 FPGA 創(chuàng)新技術(shù)領(lǐng)導(dǎo)者 Altera 宣布，全球技術(shù)投資巨頭銀湖資本（Silver Lake）已完成對 Altera 51% 股權(quán)的收購，該股權(quán)原由英特爾公司持有。同時，英特爾將保留 Altera 49% 的股權(quán)，此舉也彰顯了雙方對 Altera 未來良好發(fā)展充滿信心。

教程：SDRAM存儲控制器的設(shè)計與實現(xiàn)

　　本例將介紹SDRAM的使用。SDRAM是一個存儲器件，存儲容量大，存儲速度比較快，速度可達(dá)100M，特別適合用來當(dāng)做視頻或者音頻中的存儲器件。

發(fā)表于：10/24/2022

教程：如何利用FPGA硬件并行的優(yōu)勢設(shè)計高速高精度聲源定位系統(tǒng)

　　頻繁雜亂的鳴笛聲，不但給周邊居民的生活質(zhì)量造成很大影響，而且增加了駕駛員的疲勞，影響行駛安全，并使乘客和行人在出行時倍感煩躁不安。在大多數(shù)城市的道路上，時常出現(xiàn)禁止鳴笛的標(biāo)志，然而并不是所有人都能自覺地遵守規(guī)則，對鳴笛之人進(jìn)行適當(dāng)?shù)奶幜P是確保這項規(guī)定能夠順利實施的必要舉措。　　我們決定利用麥克風(fēng)陣列獲取聲音信號，使用 FPGA 技術(shù)計算聲音的位置，使用 OPENMV 實現(xiàn)圖像的抓拍，最終實現(xiàn)對鳴笛車輛的準(zhǔn)確定位。

發(fā)表于：10/24/2022

入門：FPGA基礎(chǔ)知識

　　FPGA全稱是Field-Programmable Gate Array，即現(xiàn)場可編程門陣列。

發(fā)表于：10/24/2022

入門：FPGA、CPLD工作原理與簡介

　　可編程邏輯器件（Programmable Logic Device，PLD）起源于20世紀(jì)70年代，是在專用集成電路（ASIC）的基礎(chǔ)上發(fā)展起來的一種新型邏輯器件，是當(dāng)今數(shù)字系統(tǒng)設(shè)計的主要硬件平臺，其主要特點(diǎn)就是完全由用戶通過軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。在修改和升級PLD時，不需額外地改變PCB電路板，只是在計算機(jī)上修改和更新程序，使硬件設(shè)計工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計的周期，提高了實現(xiàn)的靈活性并降低了成本，因此獲得了廣大硬件工程師的青睞，形成了巨大的PLD產(chǎn)業(yè)規(guī)模。

發(fā)表于：10/24/2022

教程：基于FPGA實現(xiàn)多路UART/SPI通信系統(tǒng)

　　本次的設(shè)計為多路UART/SPI通信系統(tǒng)，可以實現(xiàn)一對多的通信。系統(tǒng)可以運(yùn)行在UART模式，也可以運(yùn)行在SPI模式。我選擇這一課題的原因主要是目前我所在的實驗室需要寫基于UART的快速通信。這一課題既可以幫助我鞏固之前學(xué)習(xí)的知識，又可以為我后面的項目做準(zhǔn)備。在完成課題的過程中，主要用到了FPGA狀態(tài)機(jī)、總線等方面的知識。這一課題可以應(yīng)用在需要高速異步串行或同步串行通信的應(yīng)用場合，如實時控制、監(jiān)測等。

發(fā)表于：10/24/2022

教學(xué)：FPGA存儲單元的四種調(diào)用方法

什么是XPM？可能很多人沒聽過也沒用過，它的全稱是Xilinx Parameterized Macros，也就是Xilinx的參數(shù)化的宏，跟原語的例化和使用方式一樣。可以在Vivado中的Tools->Language Templates中查看都有哪些XPM可以例化。

發(fā)表于：10/21/2022

教學(xué)：基于Xilinx Zynq-7000系列XC7Z045/XC7Z100 SoC處理器設(shè)計

　　TL6678ZH-EVM開發(fā)板基于TI KeyStone架構(gòu)C6000系列TMS320C6678八核C66x定點(diǎn)/浮點(diǎn)DSP，以及Xilinx Zynq-7000系列XC7Z045/XC7Z100 SoC處理器設(shè)計。

發(fā)表于：10/21/2022

入門：FPGA內(nèi)部詳細(xì)架構(gòu)解析

FPGA 芯片整體架構(gòu)大體按照時鐘域劃分的，即根據(jù)不同的工藝、器件速度和對應(yīng)的時鐘進(jìn)行劃分。

發(fā)表于：10/21/2022

Linux教學(xué)——15張圖詳解四線制SPI通訊

15張圖詳解四線制SPI通訊

發(fā)表于：10/21/2022

不會用示波器的Verilog碼農(nóng)不是一個好碼農(nóng)（LVDS與SpaceWire接口）

在FPGA調(diào)試過程中，除了邏輯代碼本身的質(zhì)量之外，F(xiàn)PGA板子上PCB走線、接插件質(zhì)量等因素的影響也非常重要。在剛上板調(diào)試不順利的時候，不妨拿示波器看一下信號的質(zhì)量，比如時鐘信號的質(zhì)量、差分信號的質(zhì)量、高速串行信號的質(zhì)量等等，這是上板調(diào)試之前首先要做的一步。沒有高質(zhì)量的FPGA外圍管腳信號的輸入，再好的代碼風(fēng)格和規(guī)范都無濟(jì)于事。所以，調(diào)試FPGA之前一定要上示波器看一下關(guān)鍵信號的質(zhì)量。

發(fā)表于：10/21/2022