DE2_實驗練習(xí)解答—lab5_Clocks_and_Timers_【Verilog】【Digital_Logic】
所屬分類：解決方案
上傳者：hbcxzcj
文檔大?。?span>70 K
標簽： Altera Verilog Quartus II
所需積分：0分積分不夠怎么辦？
文檔介紹：設(shè)計一個3位的BCD計數(shù)器。其值按秒遞增，輸出顯示在HEX2~0上，用KEY0復(fù)位。計數(shù)器的控制信號由50MHz的時鐘提供。
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