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基于FPGA的ZUC算法快速實(shí)現(xiàn)研究

祖沖之（ZUC）算法是我國自主研發(fā)的商用序列密碼算法，已被應(yīng)用于服務(wù)器實(shí)時(shí)運(yùn)算和大數(shù)據(jù)處理等復(fù)雜需求場(chǎng)景，ZUC的高速實(shí)現(xiàn)對(duì)于其應(yīng)用推廣具有重要的實(shí)用意義?；诖?，針對(duì)ZUC適用環(huán)境的FPGA實(shí)現(xiàn)高性能要求，通過優(yōu)化模乘、模加等核心運(yùn)算，并采用流水化結(jié)構(gòu)設(shè)計(jì)，在FPGA硬件平臺(tái)上實(shí)現(xiàn)了ZUC算法。實(shí)驗(yàn)結(jié)果表明，ZUC算法核的數(shù)據(jù)吞吐量可達(dá)10.4 Gb/s，與現(xiàn)有研究成果相比，降低了關(guān)鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實(shí)現(xiàn)了良好的平衡，為ZUC算法的高性能實(shí)現(xiàn)提供了新的解決方案。

基于CPU-FPGA協(xié)同架構(gòu)的VoIP數(shù)據(jù)加密系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

摘要：針對(duì)通信網(wǎng)絡(luò)飛速發(fā)展背景下VoIP面臨日益嚴(yán)峻的數(shù)據(jù)安全風(fēng)險(xiǎn)，提出并實(shí)現(xiàn)了一種基于CPU+FPGA軟硬件協(xié)同處理架構(gòu)的VoIP數(shù)據(jù)加密方案，高效集成AES算法，對(duì)實(shí)時(shí)采集的VoIP話音流進(jìn)行加密處理。搭建專用話音測(cè)試環(huán)境，采用主觀、客觀相結(jié)合方法對(duì)所設(shè)計(jì)的加密模塊在正常工作狀態(tài)下的性能及通話質(zhì)量進(jìn)行全面評(píng)估。測(cè)試結(jié)果表明，該加密方案在保障安全性的同時(shí)有效維持了通話質(zhì)量。

發(fā)表于：10/29/2025

基于FPGA的ZUC算法快速實(shí)現(xiàn)研究

祖沖之（ZUC）算法是我國自主研發(fā)的商用序列密碼算法，已被應(yīng)用于服務(wù)器實(shí)時(shí)運(yùn)算和大數(shù)據(jù)處理等復(fù)雜需求場(chǎng)景，ZUC的高速實(shí)現(xiàn)對(duì)于其應(yīng)用推廣具有重要的實(shí)用意義。基于此，針對(duì)ZUC適用環(huán)境的FPGA實(shí)現(xiàn)高性能要求，通過優(yōu)化模乘、模加等核心運(yùn)算，并采用流水化結(jié)構(gòu)設(shè)計(jì)，在FPGA硬件平臺(tái)上實(shí)現(xiàn)了ZUC算法。實(shí)驗(yàn)結(jié)果表明，ZUC算法核的數(shù)據(jù)吞吐量可達(dá)10.4 Gb/s，與現(xiàn)有研究成果相比，降低了關(guān)鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實(shí)現(xiàn)了良好的平衡，為ZUC算法的高性能實(shí)現(xiàn)提供了新的解決方案。

發(fā)表于：10/28/2025

基于FPGA的梳狀譜通信干擾信號(hào)設(shè)計(jì)與研究

為了有效測(cè)試通信電臺(tái)的實(shí)際抗干擾性能，提出了一種基于FPGA的高斯白噪聲梳狀譜干擾信號(hào)設(shè)計(jì)方案，相比傳統(tǒng)隨機(jī)相位調(diào)頻梳狀譜干擾，在對(duì)抗寬帶通信系統(tǒng)時(shí)干擾效果更強(qiáng)。該方案以FPGA為核心，通過改進(jìn)Ziggurat算法和DDS技術(shù)實(shí)現(xiàn)梳狀譜干擾信號(hào)的生成，在滿足高速、高性能的同時(shí)，具有較強(qiáng)的靈活性。并通過DA芯片輸出，實(shí)現(xiàn)了3~11個(gè)梳狀譜信號(hào)的生成。實(shí)驗(yàn)結(jié)果表明：生成的梳狀譜干擾信號(hào)頻率控制誤差小于0.001%，干擾效果量化一個(gè)指標(biāo)。

發(fā)表于：9/17/2025

銀湖資本完成對(duì)Altera的51%股權(quán)收購

北京時(shí)間9月15日晚間，全球 FPGA 創(chuàng)新技術(shù)領(lǐng)導(dǎo)者 Altera 宣布，全球技術(shù)投資巨頭銀湖資本（Silver Lake）已完成對(duì) Altera 51% 股權(quán)的收購，該股權(quán)原由英特爾公司持有。同時(shí)，英特爾將保留 Altera 49% 的股權(quán)，此舉也彰顯了雙方對(duì) Altera 未來良好發(fā)展充滿信心。

發(fā)表于：9/16/2025

讓高性能計(jì)算芯片設(shè)計(jì)與CXL規(guī)范修訂保持同步

　　在當(dāng)今的高性能計(jì)算領(lǐng)域，確保處理器、存儲(chǔ)和加速器之間快速可靠的通信對(duì)系統(tǒng)性能和可擴(kuò)展性至關(guān)重要。因此，就誕生了Compute Express Link®（CXL®）標(biāo)準(zhǔn)：其目標(biāo)是實(shí)現(xiàn)一致的內(nèi)存訪問、低延遲的數(shù)據(jù)傳輸，以及不同先進(jìn)架構(gòu)之間的無縫互操作性。

發(fā)表于：9/8/2025

寒武紀(jì)史詩級(jí)大跌原因分析

9月4日，寒武紀(jì)（688256）再次大跌，最新收盤價(jià)1202，較前一交易日下跌203.00元，跌幅高達(dá)14.45%，日內(nèi)市值蒸發(fā)超800億。最近幾天，寒武紀(jì)大幅回落，而回調(diào)原因可能與科創(chuàng)50指數(shù)樣本及權(quán)重調(diào)整有關(guān)。根據(jù)上交所和中證指數(shù)公告，下一個(gè)指數(shù)定期調(diào)整將在9月12日收市后實(shí)施。截至9月3日收盤，寒武紀(jì)在科創(chuàng)50指數(shù)中的權(quán)重為14.88%，已超過科創(chuàng)板系列指數(shù)10%的個(gè)股權(quán)重上限。9月12日收市后，可能將面臨被動(dòng)下調(diào)權(quán)重。有基金經(jīng)理接受采訪時(shí)稱，若寒武紀(jì)在科創(chuàng)50指數(shù)的權(quán)重被動(dòng)下調(diào)至10%，相關(guān)ETF產(chǎn)品將被動(dòng)調(diào)整持倉，從而對(duì)寒武紀(jì)股價(jià)產(chǎn)生影響。

發(fā)表于：9/5/2025

寒武紀(jì)史詩級(jí)暴跌

9月4日，寒武紀(jì)股價(jià)暴跌，跌幅高達(dá)14.45%，日內(nèi)市值蒸發(fā)超800億！

發(fā)表于：9/4/2025

Altera宣布裁員！

8月13日消息，根據(jù)Altera公司向美國加州就業(yè)發(fā)展部提交的一份文件顯示，從今年秋季開始，Altera將對(duì)其位于圣何塞創(chuàng)新大道的總部裁員 82 人。 Altera在該文件中表示：“公司政策中沒有關(guān)于受薪員工、計(jì)時(shí)員工或管理員工調(diào)動(dòng)、晉升或重新分配的條款?！?

發(fā)表于：8/14/2025

一種電纜終端頭紅外識(shí)別算法的FPGA實(shí)現(xiàn)研究

針對(duì)在電站巡檢中電纜終端頭識(shí)別準(zhǔn)確率低、實(shí)時(shí)性差等問題，設(shè)計(jì)一種基于粒子群算法（Particle Swarm Optimization，PSO）優(yōu)化反向傳播（Back Propagation，BP）神經(jīng)網(wǎng)絡(luò)的現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）紅外識(shí)別系統(tǒng)。紅外識(shí)別算法實(shí)現(xiàn)包括使用改進(jìn)區(qū)域生長(zhǎng)算法對(duì)紅外圖像進(jìn)行分割，隨后計(jì)算Hu不變矩作為神經(jīng)網(wǎng)絡(luò)輸入特征。對(duì)于PSO-BP神經(jīng)網(wǎng)絡(luò)，選擇7-10-1的網(wǎng)絡(luò)結(jié)構(gòu)，訓(xùn)練后均方誤差為0.085，優(yōu)于BP神經(jīng)網(wǎng)絡(luò)的0.136。在FPGA上實(shí)現(xiàn)時(shí)，采用定點(diǎn)數(shù)據(jù)量化、流水線結(jié)構(gòu)及并行計(jì)算方法，同時(shí)對(duì)Sigmoid激活函數(shù)應(yīng)用二次方程多段擬合。最終經(jīng)過仿真驗(yàn)證，該系統(tǒng)識(shí)別率達(dá)到了92%并且算法速度提高了約6倍。

發(fā)表于：7/24/2025

基于組件復(fù)用的可重構(gòu)I²C總線讀寫控制電路設(shè)計(jì)

現(xiàn)代軟件無線電架構(gòu)中通常為了滿足軟件實(shí)時(shí)性而采用FPGA作預(yù)處理功能，但隨著軟件無線電系統(tǒng)不斷朝綜合化和智能化方向發(fā)展，如何應(yīng)對(duì)各類復(fù)雜使用場(chǎng)景給系統(tǒng)設(shè)計(jì)者帶來越來越多的挑戰(zhàn)。面對(duì)不斷激增的需求，F(xiàn)PGA設(shè)計(jì)中經(jīng)常暴露出可移植性差、平臺(tái)依賴性強(qiáng)、程序?qū)﹂_發(fā)人員的依賴度高、系統(tǒng)集成與整合度難度大等問題。選取電子裝備中常用的I²C總線控制部分，借鑒軟件工程中“高內(nèi)聚、低耦合”的模塊化設(shè)計(jì)思想，提出一種總線控制電路的優(yōu)化策略，即基于組件復(fù)用的方法設(shè)計(jì)了一種可重構(gòu)I²C總線讀寫控制電路。該電路具備按需配置波特率功能，同時(shí)具有可選的APB接口以及中斷功能，提供讀/寫數(shù)據(jù)位寬分別為1 B/2 B/4 B系列控制組件，并通過配置系列組件的方式重構(gòu)讀/寫數(shù)據(jù)位寬。該電路具有實(shí)際的工程價(jià)值且已成功應(yīng)用于不同項(xiàng)目以及TPAFEA008、ADT75和LTC2991等常用器件上。

發(fā)表于：7/24/2025