基于FPGA的并行DDS
所屬分類(lèi)：技術(shù)論文
上傳者：aet
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文檔介紹：介紹一種提高直接數(shù)字合成器（DDS）系統(tǒng)時(shí)鐘頻率的并行處理方法。給出了一個(gè)基于現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）的具有400MHz系統(tǒng)時(shí)鐘頻率DDS電路的實(shí)現(xiàn)方法和實(shí)驗(yàn)測(cè)試結(jié)果。采用直接中頻輸出方式，輸出頻率范圍250MHz～350MHz，頻率分辨率6Hz，寄生信號(hào)抑制50dB。該DDS電路具有接口簡(jiǎn)單、使用靈活等優(yōu)點(diǎn)，可用于雷達(dá)、電子戰(zhàn)領(lǐng)域的寬帶信號(hào)產(chǎn)生。
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