用多片FPGA進行ASIC設計驗證的分區(qū)和綜合技術
所屬分類：技術論文
上傳者：serena
文檔大?。?span>256 K
標簽： FPGA
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文檔介紹：在現在復雜的ASIC 設計中，校驗（Verification）是最大的瓶頸。隨著先進的半導體工藝技術不斷前 進，隨之帶來的是ASIC 設計規(guī)模和設計復雜度的飛速增長，這使得傳統(tǒng)的軟件仿真工具已經無法完全解決 驗證的問題。而且隨著越來越多的需要處理大量實時數據的應用（如視頻）出現，驗證技術就要求能夠在 接近實時頻率的條件下進行驗證?，F在越來越多的ASIC 設計者自己設計FPGA 驗證板來進行ASIC 設計驗 證。用FPGA 驗證ASIC 的好處是可以使軟件的開發(fā)調試和ASIC 的開發(fā)調試并行的進行。
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