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基于FPGA的ZUC算法快速實(shí)現(xiàn)研究

基于FPGA的ZUC算法快速實(shí)現(xiàn)研究

祖沖之（ZUC）算法是我國自主研發(fā)的商用序列密碼算法，已被應(yīng)用于服務(wù)器實(shí)時(shí)運(yùn)算和大數(shù)據(jù)處理等復(fù)雜需求場(chǎng)景，ZUC的高速實(shí)現(xiàn)對(duì)于其應(yīng)用推廣具有重要的實(shí)用意義。基于此，針對(duì)ZUC適用環(huán)境的FPGA實(shí)現(xiàn)高性能要求，通過優(yōu)化模乘、模加等核心運(yùn)算，并采用流水化結(jié)構(gòu)設(shè)計(jì)，在FPGA硬件平臺(tái)上實(shí)現(xiàn)了ZUC算法。實(shí)驗(yàn)結(jié)果表明，ZUC算法核的數(shù)據(jù)吞吐量可達(dá)10.4 Gb/s，與現(xiàn)有研究成果相比，降低了關(guān)鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實(shí)現(xiàn)了良好的平衡，為ZUC算法的高性能實(shí)現(xiàn)提供了新的解決方案。

更新Android 13后，引入了可編程 RuntimeShader 對(duì)象

8月22日上午消息，據(jù)外媒The Verge消息，此前谷歌為Pixel手機(jī)推出了Android 13正式版，帶來了安全和隱私、藍(lán)牙、Material You設(shè)計(jì)等方面的一些改進(jìn)。但似乎也帶來了一些bug，部分用戶反映更新后自己Pixel手機(jī)的無線充電功能不能用了。

發(fā)表于：8/27/2022

入門：工具使MCU+FPGA編程變得輕而易舉

　　自從商業(yè)上可行的 FPGA 出現(xiàn)以來，嵌入式設(shè)計(jì)人員就已經(jīng)實(shí)現(xiàn)了異構(gòu)架構(gòu)。最初，F(xiàn)PGA 主要用作處理系統(tǒng)、外設(shè)和 I/O 之間接口的粘合邏輯。但隨著 FPGA 技術(shù)的改進(jìn)，市場(chǎng)擴(kuò)大到在嵌入式系統(tǒng)中發(fā)揮更大和更核心的作用。異構(gòu)計(jì)算的最新趨勢(shì)是將處理器和 FPGA 子系統(tǒng)集成到單個(gè) SoC 中。以處理器和軟件為中心的設(shè)計(jì)團(tuán)隊(duì)現(xiàn)在可以在這些復(fù)雜的 SoC 上利用這兩個(gè)系統(tǒng)。

發(fā)表于：8/26/2022

教學(xué)：有關(guān)AXI IIC和PS IIC的自調(diào)試技巧

　　在本篇博文中，我們將探討有關(guān) AXI IIC 和 PS IIC 的自調(diào)試技巧。

發(fā)表于：8/26/2022

入門：SoC FPGA帶來全新而開放的ISA選擇

　　電子發(fā)燒友網(wǎng)報(bào)道（文/周凱揚(yáng)）進(jìn)入AI和云時(shí)代以來，顯而易見的趨勢(shì)之一就是FPGA出現(xiàn)的頻率開始降低了，且不說曾經(jīng)的兩大FPGA巨頭均已被x86廠商收購，就連FPGA引以為豪的多樣化和靈活性，也被專注于特定應(yīng)用但全定制化、成本低的ASIC壓得有些抬不起頭來。FPGA廠商們也沒法維系那么多的應(yīng)用，去和不斷涌現(xiàn)的ASIC初創(chuàng)公司在各個(gè)領(lǐng)域去一一硬碰硬。

發(fā)表于：8/25/2022

入門：可編程邏輯電路設(shè)計(jì)

　　可編程邏輯（Programmable Logic）是指可編程邏輯器件實(shí)現(xiàn)的一種提供多種功能的電路邏輯。相對(duì)于固定邏輯，可編輯邏輯有很多優(yōu)點(diǎn)。

發(fā)表于：8/25/2022

掃盲：現(xiàn)場(chǎng)可編程門陣列FPGA設(shè)計(jì)驗(yàn)證的主流技術(shù)是什么

　　現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）是在PAL、GAL、CPLD的基礎(chǔ)上產(chǎn)生的。它屬于一種半定制電路，與全定制電路相比，開發(fā)成本較低，功能可擴(kuò)展，同時(shí)又提供了較多的邏輯單元。

發(fā)表于：8/25/2022

教學(xué)：電可編程邏輯器件EPLD是如何設(shè)計(jì)的

　　電可編程邏輯器件（Electrically Programmable Logic Device,EPLD）是指采用電信號(hào)的可擦可編程邏輯器件。

發(fā)表于：8/25/2022

教學(xué)：邏輯綜合工具的工作流程

　　邏輯綜合工具（Logic Synthesizer）是將數(shù)字電路的寄存器傳輸級(jí)（RTL）描述經(jīng)過布爾函數(shù)簡(jiǎn)化和邏輯優(yōu)化等步驟自動(dòng)轉(zhuǎn)換到邏輯門級(jí)網(wǎng)表的工具。

發(fā)表于：8/24/2022

Linux教學(xué)——Linux設(shè)備樹基礎(chǔ)知識(shí)

傳輸介質(zhì)的選擇，無論是PCB材料還是電纜類型，都會(huì)對(duì)系統(tǒng)性能產(chǎn)生很大的影響。盡管任何傳輸介質(zhì)在GHz頻率都是有損的，但本章提供了一些管理信號(hào)衰減的指南，以便為給定的應(yīng)用獲得最佳性能。

發(fā)表于：8/24/2022

FPGA教學(xué)——FPGA中的競(jìng)爭(zhēng)冒險(xiǎn)消除

在FPGA的設(shè)計(jì)中，毛刺現(xiàn)象是長(zhǎng)期困擾電子設(shè)計(jì)工程師的設(shè)計(jì)問題之，是影響工程師設(shè)計(jì)效率和數(shù)字系統(tǒng)設(shè)計(jì)有效性和可靠性的主要因素。由于信號(hào)在FPGA的內(nèi)部走線和通過邏輯單元時(shí)造成的延遲，在多路信號(hào)變化的瞬間，組合邏輯的輸出常常產(chǎn)生一些小的尖峰，即毛刺信號(hào)，也容易引起競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，從而使電路工作的穩(wěn)定性大受影響。

發(fā)表于：8/24/2022