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基于FPGA的ZUC算法快速實(shí)現(xiàn)研究

基于FPGA的ZUC算法快速實(shí)現(xiàn)研究

祖沖之（ZUC）算法是我國(guó)自主研發(fā)的商用序列密碼算法，已被應(yīng)用于服務(wù)器實(shí)時(shí)運(yùn)算和大數(shù)據(jù)處理等復(fù)雜需求場(chǎng)景，ZUC的高速實(shí)現(xiàn)對(duì)于其應(yīng)用推廣具有重要的實(shí)用意義?；诖?，針對(duì)ZUC適用環(huán)境的FPGA實(shí)現(xiàn)高性能要求，通過(guò)優(yōu)化模乘、模加等核心運(yùn)算，并采用流水化結(jié)構(gòu)設(shè)計(jì)，在FPGA硬件平臺(tái)上實(shí)現(xiàn)了ZUC算法。實(shí)驗(yàn)結(jié)果表明，ZUC算法核的數(shù)據(jù)吞吐量可達(dá)10.4 Gb/s，與現(xiàn)有研究成果相比，降低了關(guān)鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實(shí)現(xiàn)了良好的平衡，為ZUC算法的高性能實(shí)現(xiàn)提供了新的解決方案。

奧越信OYES 300PLC在國(guó)內(nèi)某鋼管廠生產(chǎn)線中的應(yīng)用

在鋼管生產(chǎn)過(guò)程中，需要對(duì)不同長(zhǎng)度范圍的鋼管進(jìn)行分選，通過(guò)運(yùn)用由光電傳感器、編碼器、運(yùn)輸輥道、翻板機(jī)、過(guò)鋼臺(tái)架、接近開(kāi)關(guān)組成的鋼管自動(dòng)分選生產(chǎn)線，可較好的解決這一問(wèn)題。在該系統(tǒng)中，采用西門(mén)子PLC控制運(yùn)輸輥道和翻板機(jī)將一定長(zhǎng)度范圍內(nèi)的鋼管放置在相應(yīng)的料筐內(nèi)，實(shí)現(xiàn)了鋼管的自動(dòng)分選，并使分選準(zhǔn)確率達(dá)到100%。

發(fā)表于：8/26/2018

PLC為工業(yè)污水處理系統(tǒng)，提供了有效的自控方法

目前，我國(guó)大多數(shù)污水處理控制系統(tǒng)自動(dòng)化水平不高、安全性低、管理不當(dāng)，效率普遍低于世界標(biāo)準(zhǔn)。污水處理系統(tǒng)中的曝氣過(guò)程控制、數(shù)據(jù)通訊和監(jiān)控管理是急需解決的主要問(wèn)題。

發(fā)表于：8/26/2018

PLC在江西某自來(lái)水廠中的應(yīng)用

水和電是人類生活不可缺少的重要生產(chǎn)資料,節(jié)水節(jié)能已成為時(shí)代特征。我們的水電能源短缺的國(guó)家,面對(duì)城市污水肆意排放,水質(zhì)下降,如何使水質(zhì)達(dá)到日常生活,工業(yè)生產(chǎn)可靠性、穩(wěn)定性,直接影響居民的正常工作和經(jīng)濟(jì)的發(fā)展。

發(fā)表于：8/26/2018

羅克韋爾自動(dòng)化新型控制器：幫助簡(jiǎn)化機(jī)器安全系統(tǒng)，輕松地將安全性融入機(jī)器

各生產(chǎn)商和設(shè)備制造商不斷尋求各種方法，來(lái)對(duì)整個(gè)機(jī)器和系統(tǒng)的安全性進(jìn)行簡(jiǎn)化和標(biāo)準(zhǔn)化。借助羅克韋爾自動(dòng)化全新的 Allen-Bradley Compact GuardLogix 5370 控制器，用戶不再需要采用單獨(dú)的網(wǎng)絡(luò)和控制器即可在多達(dá) 16 軸的應(yīng)用中實(shí)現(xiàn)安全及運(yùn)動(dòng)控制。因此，可更為輕松地將安全性融入各種標(biāo)準(zhǔn)機(jī)器和定制機(jī)器，從而簡(jiǎn)化系統(tǒng)架構(gòu)。

發(fā)表于：8/26/2018

美國(guó)DARPA研發(fā)新算法，小型商用無(wú)人機(jī)變身自主偵察機(jī)

日前，美國(guó)國(guó)防高級(jí)研究計(jì)劃局（DARPA）演示了一種新算法，這種算法可以讓小型商用無(wú)人機(jī)變身自主偵察機(jī)，以便在城市廢墟里搜尋幸存者。

發(fā)表于：8/25/2018

汽車(chē)生產(chǎn)實(shí)現(xiàn)無(wú)PC化設(shè)計(jì)方案

　　通過(guò)將現(xiàn)場(chǎng)的電腦置換成C語(yǔ)言控制器和GOT，提高信息系統(tǒng)的可靠性。

發(fā)表于：8/24/2018

盲信號(hào)處理中FastICA算法的IP核設(shè)計(jì)

針對(duì)盲信號(hào)處理中FastICA算法處理速度慢、性能差的問(wèn)題，提出使用FPGA實(shí)現(xiàn)FastICA算法的方案，以提高FastICA算法的處理能力。設(shè)計(jì)了基于Avalon總線的FastICA IP核，嵌入到SoPC和ASIC設(shè)計(jì)中。仿真測(cè)試結(jié)果表明,FastICA IP核實(shí)現(xiàn)了盲信號(hào)分離，處理速度是PC的20倍，滿足了高速盲信號(hào)處理的需要。

發(fā)表于：8/24/2018

基于FPGA的猝發(fā)式直擴(kuò)載波同步技術(shù)研究與實(shí)現(xiàn)

針對(duì)短時(shí)猝發(fā)式直擴(kuò)系統(tǒng)中大頻偏情況下信號(hào)載波的捕獲和跟蹤問(wèn)題，提出了一種集掃頻、FFT頻率估計(jì)和數(shù)字鎖相環(huán)技術(shù)于一體的載波同步實(shí)現(xiàn)方案?；贛atlab進(jìn)行方案仿真和基于FPGA平臺(tái)進(jìn)行硬件實(shí)現(xiàn)，并通過(guò)EDA軟件SignalTap工具實(shí)時(shí)捕獲數(shù)據(jù)完成方案可行性驗(yàn)證。結(jié)果表明，該方案可以滿足系統(tǒng)設(shè)計(jì)要求。

發(fā)表于：8/24/2018

基于FPGA的剩余電壓檢測(cè)系統(tǒng)的設(shè)計(jì)

提出了一種高準(zhǔn)確度低功耗的剩余電壓檢測(cè)方法。該測(cè)量裝置通過(guò)過(guò)零檢測(cè)電路獲取工頻同步信號(hào)，在工頻交流峰值時(shí)刻切斷待測(cè)設(shè)備的電源，由高輸入阻抗的輸入回路對(duì)待測(cè)設(shè)備的剩余電壓進(jìn)行取樣;在NiosII的控制下,采用高速采樣保持電路和高精度模數(shù)轉(zhuǎn)換器實(shí)現(xiàn)設(shè)備掉電1 s和10 s后剩余電壓的在線檢測(cè)。實(shí)驗(yàn)證明該測(cè)量裝置有較好的穩(wěn)定性，測(cè)量準(zhǔn)確度達(dá)到0.506%，滿足測(cè)量要求。

發(fā)表于：8/24/2018

基于FPGA的LVDS高可靠性傳輸優(yōu)化設(shè)計(jì)

針對(duì)LVDS高速鏈路傳輸過(guò)程中出現(xiàn)的誤碼及傳輸距離較短問(wèn)題，分別從硬件和邏輯編碼方面提出各自優(yōu)化方案。硬件方面在LVDS發(fā)送端增加高速驅(qū)動(dòng)器，接收端增加自適應(yīng)線纜均衡器，可補(bǔ)償信號(hào)在長(zhǎng)距離傳輸過(guò)程中出現(xiàn)的衰減，還原雙絞線中的畸變信號(hào)。在邏輯編碼方面，對(duì)傳統(tǒng)的10B8B編碼方式進(jìn)行改進(jìn)，設(shè)計(jì)出一種具有自糾錯(cuò)能力的10B6B編碼方式，不僅改善了雙絞線中直流平衡狀況，而且減小了LVDS傳輸過(guò)程中的誤碼率。優(yōu)化后的LVDS接口與正常編碼的LVDS接口相比，具有更遠(yuǎn)的傳輸距離，更小的誤碼率。該設(shè)計(jì)方法簡(jiǎn)單可靠，性能穩(wěn)定，測(cè)試結(jié)果表明，可在48 m差分雙絞線長(zhǎng)度下以400 Mb/s速率實(shí)現(xiàn)零誤碼可靠傳輸。

發(fā)表于：8/24/2018